EDA(電子線路設(shè)計座自動化)是以計算機(jī)為工作平臺、以硬件描述語言(VHDL)為設(shè)計語言、以可編程器件(CPLD/FPGA)為實(shí)驗(yàn)載體、以ASIC/SOC芯片為目標(biāo)器件、進(jìn)行必要元件建模和系統(tǒng)仿真電子產(chǎn)品自動化設(shè)計過程。EDA是電子設(shè)計領(lǐng)域一場革命，它源于計算機(jī)輔助設(shè)計，計算機(jī)輔助制造、計算機(jī)輔助測試和計算機(jī)輔助工程。利用EDA工具，電子設(shè)計師從概念，算法、協(xié)議開始設(shè)計電子系統(tǒng)，從電路設(shè)計，性能分析直到IC版圖或PCB版圖生成全過程均可在計算機(jī)上自動完成。EDA代表了當(dāng)今電子設(shè)計技術(shù)最新發(fā)展方向，其基本特征是設(shè)計人員以計算機(jī)為工具，按照自頂向下設(shè)計方法，對整個系統(tǒng)進(jìn)行方案設(shè)計和功能劃分，由硬件描述語言完成系統(tǒng)行為級設(shè)計，利用先進(jìn)開發(fā)工具自動完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局布線、仿真及特定目標(biāo)芯片適配編譯和編程下載，這被稱為數(shù)字邏輯電路高層次設(shè)計方法。

　　

1.1、EDA軟件簡介

　　

“EDA”就是Electronic Design Automation(電子設(shè)計自動化)，也就是能夠幫助人們設(shè)計電子電路或系統(tǒng)軟件工具，該工具可以使設(shè)計更復(fù)雜電路和系統(tǒng)成為可能。目前進(jìn)入我國并具有廣泛影響EDA軟件有：muhisim7、OW_AD、Protel、Viewlogio、Mentor、Synopsys、PCBW Id、Cadence、MicmSim等等，這些軟件各具特色，大體分為芯片級設(shè)計工具、電路板級設(shè)計工具、可編程邏輯器件開發(fā)工具和電路仿真工具等幾類；其中Protel是國內(nèi)最流行、使用最廣泛一種印制電路板設(shè)計首選軟件，由澳大利亞protd Technology公司出品，過去只是用來進(jìn)行原理圖輸入和PCB版圖設(shè)計，從Protel 98開始，加入了模擬數(shù)字混合電路仿真模塊和可編程邏輯器件設(shè)計模塊，1999年P(guān)rotel推出了功能更加強(qiáng)大EDA綜合設(shè)計環(huán)境Protel 99，它將EDA全部內(nèi)容整合為一體，成為完整EDA軟件，因而該軟件發(fā)展?jié)摿艽?，但它最具特色和最?qiáng)大功能仍是原理圖輸人和PCB版圖設(shè)計。

　　

1.2、EDA技術(shù)主要內(nèi)容

　　

EDA技術(shù)涉及面很廣，內(nèi)容豐富，從教學(xué)和實(shí)用角度看，主要應(yīng)掌握如下4個方面內(nèi)容：一是大規(guī)?？删幊踢壿嬈骷?；二是硬件描述語言；三是軟件開發(fā)工具；四是實(shí)驗(yàn)開發(fā)系統(tǒng)。其中，大規(guī)模可編程邏輯器件是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計載體，硬件描述語言是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計主要表達(dá)手段，軟件開發(fā)工具是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計智能化自動設(shè)計工具，實(shí)驗(yàn)開發(fā)系統(tǒng)則是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計下載工具及硬件驗(yàn)證工具。

　　

1.3、EDA技術(shù)主要特征

　　

1.3.1、用軟件設(shè)計方法來設(shè)計硬件

　　

硬件系統(tǒng)轉(zhuǎn)換是由有關(guān)開發(fā)軟件自動完成，設(shè)計輸入可以是原理圖VHDL語言，通過軟件設(shè)計方式測試，實(shí)現(xiàn)對特定功能硬件電路設(shè)計，而硬件設(shè)計修改工作也如同修改軟件程序一樣快捷方便，設(shè)計整個過程幾乎不涉及任何硬件，可操作性、產(chǎn)品互換性強(qiáng)。

　　

1.3.2、基于芯片設(shè)計方法

　　

EDA設(shè)計方法又稱為基于芯片設(shè)計方法，集成化程度更高，可實(shí)現(xiàn)片上系統(tǒng)集成，進(jìn)行更加復(fù)雜電路芯片化設(shè)計和專用集成電路設(shè)計，使產(chǎn)品體積小、功耗低、可靠性高；可在系統(tǒng)編程或現(xiàn)場編程，使器件編程、重構(gòu)、修改簡單便利，可實(shí)現(xiàn)在線升級；可進(jìn)行各種仿真，開發(fā)周期短，設(shè)計成本低，設(shè)計靈活性高。

　　

1.3.3、自動化程度高

　　

EDA技術(shù)根據(jù)設(shè)計輸入文件，將電子產(chǎn)品從電路功能仿真、性能分析、優(yōu)化設(shè)計到結(jié)果測試全過程在計算機(jī)上自動處理完成，自動生成目標(biāo)系統(tǒng)，使設(shè)計人員不必學(xué)習(xí)許多深入專業(yè)知識，也可免除許多推導(dǎo)運(yùn)算即可獲得優(yōu)化設(shè)計成果，設(shè)計自動化程度高，減輕了設(shè)計人員工作量，開發(fā)效率高。

　　

1.3.4、自動進(jìn)行產(chǎn)品直面設(shè)計

　　

EDA技術(shù)根據(jù)設(shè)計輸入文件(HDL或電路原理圖)，自動地進(jìn)行邏輯編譯、化簡、綜合、仿真、優(yōu)化、布局、布線、適配以及下載編程以生成目標(biāo)系統(tǒng)，即將電子產(chǎn)品從電路功能仿真、性能分析、優(yōu)化設(shè)計到結(jié)果測試全過程在計算機(jī)上自動處理完成；

　　

1.4、EDA技術(shù)要點(diǎn)

　　

1.4.1、可編程邏輯器件-PLD

　　

數(shù)字邏輯器件發(fā)展直接反映了從分立元件、中小規(guī)模標(biāo)準(zhǔn)芯片過渡到可編程邏輯器件過程。ISP技術(shù)和HDPLD器件使設(shè)計人員能夠在實(shí)驗(yàn)室中方便地開發(fā)專用集成數(shù)字電路芯片ASIC.當(dāng)前，國內(nèi)外許多著名廠商均已開發(fā)出新一代ISP器件以及相應(yīng)開發(fā)軟件(如Synario、EXPERT、Fundation、MAX Plus2等)。

　　

1.4.2、“自頂而下”設(shè)計方法

　　

10年前，電子設(shè)計基本思路還是選擇標(biāo)準(zhǔn)集成電路“自底向上”(Bottom-Up)地構(gòu)造出一個新系統(tǒng)。這樣設(shè)計方法如同一磚一瓦建造樓房，不僅效率低、成本高而且容易出錯，高層次設(shè)計給我們提供了一種“自頂向下”(Top-Down)全新設(shè)計方法，這種方法首先從系統(tǒng)入手，在頂層進(jìn)行功能方框圖劃分和結(jié)構(gòu)設(shè)計，在方框圖一級進(jìn)行仿真、糾錯，并用硬件描述語言對高層系統(tǒng)進(jìn)行描述，在系統(tǒng)一級進(jìn)行驗(yàn)證，然后用綜合優(yōu)化工具生成具體門電路網(wǎng)表，其對應(yīng)物理實(shí)現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐?，由于設(shè)計主要仿真和調(diào)試過程是在高層次上完成，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上錯誤，避免設(shè)計工時浪費(fèi)，同時也減少了邏輯功能仿真工作量，提高了設(shè)計一次成功率。

　　

　　

20世紀(jì)90年代以來，電子信息類產(chǎn)品開發(fā)明顯出現(xiàn)兩個特點(diǎn)：一是產(chǎn)品復(fù)雜程度加深；二是產(chǎn)品上市時限緊迫。隨著計算機(jī)性價比提高及可編程邏輯器件出現(xiàn)，對傳統(tǒng)數(shù)字電子系統(tǒng)設(shè)計方法進(jìn)行了解放性革命，現(xiàn)代電子系統(tǒng)設(shè)計方法是設(shè)計師自己設(shè)計芯片來實(shí)現(xiàn)電子系統(tǒng)功能，將傳統(tǒng)固件選用及電路板設(shè)計工作放在芯片設(shè)計中進(jìn)行。然而電路設(shè)計本質(zhì)上是基于門級描述單層次設(shè)計(主要以數(shù)字電路為主)，設(shè)計所有工作(包括設(shè)計輸入、仿真和分析、設(shè)計修改等)都是在基本邏輯門這一層次上進(jìn)行，顯然這種設(shè)計方法不能適應(yīng)新形勢，為此引入一種高層次電子設(shè)計方法，也稱為系統(tǒng)設(shè)計方法。

　　

數(shù)字電路設(shè)計性本身就是一種綜合性設(shè)計，其設(shè)計電路中一般包含不同類型電路，在設(shè)計過程中，不可避免地存在許多錯誤和不足如果直接按照這一設(shè)計電路在電路板上進(jìn)行安裝、調(diào)試，其結(jié)果往往使電路調(diào)試費(fèi)時費(fèi)力，甚至?xí)鹪骷蛢x器設(shè)備損壞等問題，導(dǎo)致設(shè)計不能達(dá)到預(yù)期效果。應(yīng)用EDA技術(shù)在仿真軟件平臺上設(shè)計數(shù)字電路，能幫助熟悉和掌握最先進(jìn)電路設(shè)計方法和技能。在電子技術(shù)高速發(fā)展今天，新器件、新電路不斷涌現(xiàn)，而設(shè)計條件受經(jīng)費(fèi)等因素制約，一般不能及時更新。采用軟件仿真方法，在計算機(jī)上虛擬一個先進(jìn)測試儀器、元器件品種齊全電子工作臺，可進(jìn)行驗(yàn)證性、測試性、設(shè)計性等實(shí)驗(yàn)針對性訓(xùn)練，培養(yǎng)使用計算機(jī)及分析、應(yīng)用和創(chuàng)新電路能力。“以仿代實(shí)”，“以軟代硬”應(yīng)該成為當(dāng)代設(shè)計發(fā)展潮流之一。

 

　　

EDA技術(shù)在數(shù)字系統(tǒng)中應(yīng)用以基于ALTEraEPM7128SLC84-15芯片和MAX PlusII 10.0軟件平臺數(shù)字鐘設(shè)計為例，討論EDA技術(shù)在數(shù)字系統(tǒng)中具體應(yīng)用。

　　

3.1、EDA技術(shù)設(shè)計流程

　　

在設(shè)計方法上，EDA技術(shù)為數(shù)字電子電路設(shè)計領(lǐng)域帶來了根本性變革，將傳統(tǒng)“電路設(shè)計硬件搭試調(diào)試焊接”模式轉(zhuǎn)變?yōu)樵谟嬎銠C(jī)上自動完成。

　　

3.2、設(shè)計要求

　　

具有時、分、秒、計數(shù)顯示功能，以24小時循環(huán)計時。具有清零和調(diào)節(jié)小時、分鐘功能。具有整點(diǎn)報時功能。

　　

3.3、輸入設(shè)計源文件

　　

一個設(shè)計項(xiàng)目由一個或多個源文件組成，它們可以是原理圖文件、硬件描述語言文件、混合輸入文件，點(diǎn)擊Source/New菜單，選擇你所要設(shè)計源文件類型，進(jìn)入設(shè)計狀態(tài)，完成源文件設(shè)計，存盤、退出；另在一張原理圖編輯器窗口中，通過File/Matching Symbol菜單，建立一張原理圖符號，生成一個與原理圖文件相同名、相同功能邏輯宏元件，它自動加到元件列表中，可以在更高層圖紙中反復(fù)調(diào)用；

　　

3.4、邏輯編譯

　　

邏輯編譯選擇器件EPM7128SLC84-15，使用MAX PlusⅡ編譯器編譯設(shè)計項(xiàng)目，通過編譯器自動進(jìn)行錯誤檢查、網(wǎng)表提取、邏輯綜合、器件適配，最終產(chǎn)生器件編程文件(。jed)。

　　

3.5、綜合

　　

綜合就是利用EDA軟件系統(tǒng)綜合器將VHDL軟件設(shè)計與硬件可實(shí)現(xiàn)性掛鉤，這是將軟件轉(zhuǎn)化為硬件電路關(guān)鍵步驟。綜合器對源文件綜合是針對某一FPGA/CPI D供應(yīng)商產(chǎn)品系列。因此，綜合后結(jié)果具有硬件可實(shí)現(xiàn)性。EDA提供了良好邏輯綜合與優(yōu)化功能，它能夠?qū)⒃O(shè)計人員設(shè)計邏輯級電路圖自動地轉(zhuǎn)換為門級電路，并生成相應(yīng)網(wǎng)表文件、時序分析文件和各種報表，若設(shè)計沒有錯誤，最終可生成可以編程下載。SOF文件。

　　

3.6、器件適配

　　

綜合通過后必須利用FPGA/CPLD布局/布線適配器將綜合后網(wǎng)表文件針對某一具體目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線等操作。適配后產(chǎn)生時序仿真用網(wǎng)表文件和下載文件，如JED或POF文件。適配對象直接與器件結(jié)構(gòu)細(xì)節(jié)相對應(yīng)。

　　

3.7、功能仿真

　　

通常，在設(shè)計過程中每一個階段都要進(jìn)行仿真驗(yàn)證其正確性。在綜合前，要進(jìn)行行為仿真，將VHDI源程序直接送到VHDI仿真器中仿真，此時仿真只是根據(jù)VHDI語義進(jìn)行，與具體電路沒有關(guān)系。綜合后，可利用產(chǎn)生網(wǎng)表文件進(jìn)行功能仿真，以便了解設(shè)計描述與設(shè)計意圖一致性。功能仿真僅對設(shè)計描述邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)功能是否滿足原設(shè)計要求，仿真過程不涉及具體器件硬件特性，如延遲特性。時序仿真根據(jù)適配后產(chǎn)生網(wǎng)表文件進(jìn)行仿真，是接近真實(shí)器件運(yùn)行仿真，仿真過程中已將器件硬件特性考慮進(jìn)去了，因此仿真精度要高得多。時序仿真網(wǎng)表文件中包含了較為精確延遲信息。

　　

3.8、編程下載

　　

通過仿真確定設(shè)計基本成功后，即可通過Byteblaster下載電纜線將設(shè)計項(xiàng)目以JTAG方式下載到器件中，完成設(shè)計所有工作。通過此例設(shè)計流程講述可知，EDA技術(shù)及其工具在數(shù)字電路系統(tǒng)(包括模擬電路系統(tǒng))中正發(fā)揮著越來越重要作用，其應(yīng)用深度和廣度正在向更深層次延伸。

　　

3.9、目標(biāo)系統(tǒng)

　　

用VHDL語言描述編碼電路。譯碼電路用CASE語句完成查表譯碼，其中有近4O種可能情況。通過求出伴隨式值，把有一個錯誤數(shù)據(jù)取反糾正過來，其他情況給出信號，指出有錯誤。編譯碼電路選用ALTERA公司生產(chǎn)器件EPF1OK10TC144-3，其中編碼電路占用了32個邏輯單元，譯碼電路占用了163個邏輯單元。對編碼譯碼電路做功能仿真。測試使用看來，當(dāng)數(shù)據(jù)輸人全為‘1’，如果總線上傳來數(shù)據(jù)最后一位出錯。為''0''，正確數(shù)據(jù)異或而成數(shù)據(jù)檢查線DC使得譯碼器能把最后一位改為''1''；如數(shù)據(jù)輸人是“00000001”，編碼器DC為“19”而一旦出現(xiàn)兩個錯誤。如最高位和最低位，譯碼器指示是不可糾正錯誤；如數(shù)據(jù)正確傳輸，譯碼器指示沒有錯誤。

　　

　　

目前，現(xiàn)代集成電路技術(shù)發(fā)展使以現(xiàn)場可編程門陣列為代表大容量可編程邏輯器件等效門數(shù)迅速提高，其規(guī)模直逼標(biāo)準(zhǔn)門陣列，達(dá)到了系統(tǒng)集成水平。特別是進(jìn)入二十世紀(jì)90年代后，隨著CPLD、FPGA等現(xiàn)場可編程邏輯器件逐漸興起，VHDL、Verilog等通用性好、移植性強(qiáng)硬件描述語言普及，ASIC技術(shù)不斷完善，EDA技術(shù)在現(xiàn)代數(shù)字系統(tǒng)和微電子技術(shù)應(yīng)用中起著越來越重要作用。從通常意義上來說，現(xiàn)代電子系統(tǒng)設(shè)計已經(jīng)再也離不開EDA技術(shù)幫助了。